웨이퍼 레벨 Cu 본딩을 위한 Cu/SiO2 CMP 공정 연구
Cu/SiO2 CMP Process for Wafer Level Cu Bonding
0
조회
0
다운로드
1
인용
0
참고문헌
키워드
초록
본 연구에서는 웨이퍼 레벨 Cu 본딩을 이용한 3D 적층 IC의 개발을 위해 2단계 기계적 화학적 연마법(CMP)을 제안하고 그 결과를 고찰하였다. 다마신(damascene) 공정을 이용한 Cu/SiO2 복합 계면에서의 Cu dishing을 최소화하기 위해 Cu CMP 후 SiO2 CMP를 추가로 시행하였으며, 이를 통해 Cu dishing을 100~200Å까지 낮출 수 있었다. Cu 범프의 표면거칠기도 동시에 개선되었음을 AFM 관찰을 통해 확인하였다. 2단 CMP를 적용하여 진행한 웨이퍼 레벨 Cu 본딩에서는 dishing이나 접합 계면이 관찰되지 않아 2단 CMP 공정이 성공적으로 적용되었음을 확인할 수 있었다.
Abstract
Chemical mechanical polishing (CMP) has become one of the key processes in wafer level stacking technology for 3D stacked IC. In this study, two-step CMP process was proposed to polish Cu/SiO2 hybrid bonding surface,that is, Cu CMP was followed by SiO2 CMP to minimize Cu dishing. As a result, Cu dishing was reduced down to 100~200Å after SiO2 CMP and surface roughness was also improved. The bonding interface showed no noticeable dishing or interface line, implying high bonding strength.
참고문헌 (10)
- Zantye, Parshuram B, "Chemical mechanical planarization for microelectronics applications", Materials Science and Engineering Reports, 45(3), pp.89~ (2004)
- Yair Ein-Eli, "Review on copper chemical-mechanical polishing (CMP) and post-CMP cleaning in ultra large system integrated (ULSI)-An electrochemical perspective", Electrochimica Acta, 52, pp.1825~ (2007)
- Stengl, R., "A model for the silicon wafer bonding process", Japanese Journal of Applied Physics, 28(1), pp.1735~ (1989)
- Gueguen, P, "Copper Direct-Bonding Characterization and Its Interests for 3D Integration", Journal of The Electrochemical Society, 156(10), pp.H772~ (2009)
- Enquist, P., "Scalability and Low Cost of Ownership Advantages of Direct Bond Interconnect (DBI) as Drivers for Volume Commercialization of 3-D Integration Architectures and Applications", MRS Proceedings, 1112(33) (2009)
- 강성근, "Fabrication and Challenges of Cu-to-Cu Wafer Bonding", 마이크로전자 및 패키징학회지, 19(2), pp.29~33 (2012), 한국마이크로전자및패키징학회
- 김은솔, "웨이퍼 레벨 3D Integration을 위한 Ti", Cu CMP 공정 연구, 2012, pp.19(3), 37~41[DOI]
- M. L. Peterson, "Challenges of Electroplated Copper Film and Device Characteristics for Copper Slurry Design”", Electrochemical Society Proceedings, 99(37), pp.115~ (2000)
- 박종명, "Cu-Cu 패턴 직접접합을 위한 습식 용액에 따른 Cu 표면 식각 특성 평가", 마이크로전자 및 패키징학회지, 19(1), pp.39~45 (2012), 한국마이크로전자및패키징학회
- 조영학, "3D 적층 IC를 위한 웨이퍼 레벨 본딩 기술", 마이크로전자 및 패키징학회지, 20(1), pp.7~13 (2013), 한국마이크로전자및패키징학회[DOI]