포토리소그래피와 식각 공정 편차를 고려한 CNTFET SRAM 성능 분석에 관한 연구
A study on the Performance Analysis of CNTFET SRAM considering Photolithography and Etching Process Variation
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초록
기존 실리콘 기반 트랜지스터의 성능 향상을 위한 스케일링이 물리적 한계에 다다름에 따라 TSMC를 포함한 세계적인 반도체 회사와 연구소들은 기존 실리콘 기반 전류 채널보다 높은 밀도로 전류를 제어할 수 있는 CNT를 트랜지스터의 소스와 드레인 사이에배치한 CNTFET에 대해 관심을 보이고 있다. 하지만, CNTFET의 생산 공정 미성숙으로 CNTFET만으로 회로를 구성하기에 어려움이 있어 전통적이 MOSFET과 CNTFET을 하나의 회로에 함께 사용하는 다양한 연구들이 활발히 진행하고 있다. 본 논문에서는 포토리소그래피와 에칭 공정 편차에 의한 SRAM의 성능 변화에 대한 분석을 논의하고자 한다. 실험 결과 CNTFET SRAM과 hybrid SRAM은 쓰기 동작을 할 때 기존 MOSFET SRAM에 비해 약 1.1배 그리고 2.6배의 표준편차의 증가를 보여주나, 읽기 동작에 있어서는 약 488배와 2배의 표준편차의 감소를 보여준다. 이 결과들로부터, SRAM에 CNTFET이 포함될 경우 포토리소그래피와 에칭공정편차에 의한 성능 변화가 전반적으로 감소될 수 있음을 알 수 있다.
Abstract
As scaling to improve the performance of conventional silicon-based transistor approaches physical limits, global semiconductor companies and research institutes, including TSMC, are showing interest in CNTFETs that place CNTs, which can control current at a higher density than existing silicon-based current channels, between the source and drain of the transistor. However, because of the immaturity of the CNTFET manufacturing process, it is difficult to configure a circuit using only CNTFETs, so various studies have actively been conducted to use traditional MOSFETs and CNTFETs together in a circuit. In this paper, we discuss the analysis of SRAM performance changes due to photolithography and etching process deviations. The experimental results show that the CNTFET SRAM and hybrid SRAM show about 1.1 times and 2.6 times increase in standard deviation compared to the conventional MOSFET SRAM during write operation, but about 488 times and 2 times decrease in standard deviation during read operation. Based on these results, it can be found that the performance variation due to photolithography and etching process deviation can be generally reduced when CNTFETs are included in SRAM.