동위상 클럭라인을 이용한 멀티칩 시스템 클럭 신호 분배 및 동기화 기법
Multi-Chip System Clock Signal Distribution Synchronization Technology with In-Phase Clock Lines
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초록
SoC 기술의 발달로 초고속으로 작동되는 2개 또는 다수개의 칩에서의 동기화는 매우 중요한 기술요구사항이다. 환경적요인으로 mV 단위의 미세하게 상이한 차이를 가지는 전압이 발생되어 각 칩에 공급하게 된다면, 클럭 신호 생성과 분배에 문제를 야기할 수 있다. 이는 각 칩의 클럭 신호 비동기화로 문제로 이어져 시스템의 장애율을 높이는 근본적인 원인을 제공할 수 있다. 이에 대한 해결방안으로 최근까지 가장 널리 사용되는 기술은 PLL 회로를 사용하여 클럭신호 비동기화 문제를 개선하고 있고 있지만 회로의 복잡도와 더불어 배선 면적이 증가한다는 단점을 가지고 있다. 본 논문에서는 추가되는 회로없이 매우 간단한 방법으로 전체적인 동기화를 이룰 수 있는 기술을 제안한다. 링오실레이터 회로의 동위상 지점 소수 개만을 클럭 라인으로 연결해줌으로써 각각의 칩의 전체 클럭신호들이 동위상을 갖게 하는 신 개념 기법을 제시한다. 검증을 위해 ±2% 비대칭 전압조건에도 불구하고 SPICE 시뮬레이션결과 서로다른 2개의 칩에서 주기대비 3% 이내의 대칭적 위상차가 발생됨을 확인하였다.
Abstract
System synchronization in today's SoC ultra high-speed digital systems, where two or more chips are operating, is one of the most important engineering factors. If there is a supply voltage difference between two chips even in milli-volt range or less, this may lead to a system failure from a clock generation and distribution point of view. More specifically, this will induce severe clock skews among in-phase clock signals, eventually yielding out-of-synchronization and incorrect data flow. Until now, PLL has been widely used for the synchronization in the digital systems. The PLL, however, itself is a quite complex circuit that consumes a rather large silicon area in CMOS chips. In this paper, a novel method for ultra high-speed clock generation and sysnchronization is proposed in CMOS circuitry. By adopting a simple ring-oscillator for clok generation, and by connecting clock lines between two in-phase nodes of two different ring-oscillators in two chips, even with a supply voltage difference, a minimized clock skew can be achieved. Through simulations, we verify that there occurs maximum 3% of phase difference of clock period for separate two chips, despite ±2% of asymmetric supply voltage condition in two different chips.
참고문헌 (10)
- Q. Zhu, "Package Clock Distribution Design Optimizaion for High-Speed abd Low-Power VLSI's", IEEE Trans. Comp, Package, Manufact. Technol, 20, pp.56~63 (1997)
- S. Hwang, "A Ultra High Speed Clock Distribution Technique Using A Cellular Oscillator Network", IEEE International Symposium on Circuits and systems (2000)
- D. R. Costa Jr., "Analysis and software implementation of a robust synchronizing circuit PLL circuit", Proc. IEEE International Symposium. Inc. Electron, 1, pp.292~297 (2003)
- M. Dietl, "A Low Power and Small Die-Size Phase-Locked Loop Circuit Using Semi-Digital Storage", Int. J. of Design, analysis and Tools For Circuit and Systems, 2, pp.52~59 (2011)
- W.-Y. Choi, "A Fractal Ultra-High-Speed Oscillator", Distributor Network with Structural Robustness to Voltage and Temperature Gradients, 2015, pp.8, 253~262
- S.-J. Kim, "A Frequency-Shift Keying Modulation Technique Using a Fractal Ring-Oscillator", International Journal of Multimedia and Ubiquitous Engineering, 10, pp.394~406 (2015)
- W.-Y. Choi, "Design of CMOS GHz Cellular Oscillator", Distributor Network Supply Voltage and Ambient Temperature Insensitivities, 2015, pp.86, 52~57
- K.-I. Heo, "GHz level clock Synchronization Technique with Supply Voltage Variation Insensitivity", Asia-pacific Proceedings of Applied Science and Engineering for Better Human Life ASEHL Series, 4, pp.41~44 (2016)
- B. Razavi, "Design of Analog CMOS Integrated Circuits" (2001), McGAW-HILL
- R. JACOB BAKER, "Circuit Design, Layout, and Simulation" (2010), John Wiley & Sone, Inc