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버니어 지연 VCO를 이용한 다중위상발생 PLL
Multiphase PLL using a Vernier Delay VCO
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주제분류전자/정보통신공학
초록
본 논문은 PLL구조에서 새로운 버니어 지연 VCO구조를 이용한 다중위상 발생회로를 서술하였다. 제안하는 기법은 VCO의 지연단의 지연보다 더 미세한 타이밍신호를 만들어낸다. 0.18um CMOS공정을 이용하여 칩 제작 후 측정결과 1GHz에서 약 62.5ps의 위상정밀도를 갖는 신호를 만들었고 지터는 14ps로 측정되었다.
Abstract
This paper shows a vernier delay technique for generating precise multiphase clocks using PLL structure. The proposed technique can achieve the finer timing resolution less than the gate delay of the delay chain in VCO. Using this technique, 62.5ps of timing resolution can be achieved if the reference clock rate is set at 1GHz using 0.18um CMOS technology. Jitter of 14ps peak-to-peak was measured.
참고문헌 (5)
- John G. Maneatis, "Precise Delay Generation Using Coupled Oscillator", 28(12), pp.1273~1282
- Jin-Ku Kang, "A CMOS High SPeed Data Recovery Circuit Using Matched Delay Sampling Technique", 32(10), pp.1588~1596
- Jeff Sonntag, "A Monolithic CMOS 10MHz DPLL for Burst-Mode Data Retiming", pp.~1990
- Henrik, "A Simple Precharged CMOS Phase Frequency Detector", 33, pp.295~299
- Henrik, "A Simple Precharged CMOS Phase Frequency Detector", 33, pp.295~299
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