IoT 어플리케이션을 위한분수분주형 디지털 위상고정루프 설계
Design of Fractional-N Digital PLL for IoT Application
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본 논문은 2.4 GHz 대역의 IoT용 주파수합성기를 위한 이중-루프 구성의 서브-샘플링 디지털 PLL을 소개한다. PLL은 초기에 주파수 분주기를 사용하는 coarse locking을 수행하며, 이 후 최종적으로는 주파수 분주기를 사용하지 않는 서브-샘플링 방식의 fine locking loop로 스위칭하게 된다. DTC를 사용하여 양자화 에러 제거를 수행하며 이를 통해 특정 타이밍 범위를 갖는 고해상도 TDC를 사용함으로써 낮은 인-밴드 위상잡음 특성을 가질 수 있다. 본 논문에서는 또한 coarse loop와 fineloop간의 위상 오프셋을 제거하기 위한 보정 회로를 제안하였다. Coarse locking이 진행되는 동안 fine loop의 위상 에러를예측하고, 이를 다시 coarse loop에 보상함으로써 빠른 락킹 타임과 안정적인 동작을 확보하였다. 회로는 SystemVerilog 및Verilog 언어로 모델링 및 Register-Transfer Level (RTL) 수준으로 설계 되었으며 시뮬레이션을 통해 충분히 그 동작이 검증되었다.
Abstract
This paper presents a dual-loop sub-sampling digital PLL for a 2.4 GHz IoT applications. The PLL initially performsa divider-based coarse lock and switches to a divider-less fine sub-sampling lock. It achieves a low in-band phase noiseperformance by enabling the use of a high resolution time-to-digital converter (TDC) and a digital-to-time converter(DTC) in a selected timing range. To remove the difference between the phase offsets of the coarse and fine loops, aphase offset calibration scheme is proposed. The phase offset of the fine loop is estimated during the coarse lock andreflected in the coarse lock process, resulting in a smooth transition to the fine lock with a stable fast settling. Theproposed digital PLL is designed by SystemVerilog modeling and Verilog-HDL and fully verified with simulations.
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