디지털 위상고정루프의 시스템 모델링 및 검증 방법 소개
Introduction to System Modeling and Verification of Digital Phase-Locked Loop
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초록
위상고정루프에 대해 선형 위상-도메인 모델링을 진행하여 시스템의 안정성을 고려한 각 블록의 설계 매개 변수들을 설정한 이후빠른 동작 특성을 확인하기 위해 Verilog-HDL 기반의 모델링을 수행할 수 있다. 이때 단순한 동작 특성뿐 아니라 위상잡음 및 비선형 특성까지 모델링에 반영할 수 있는데, 본 논문에서는 디지털-시간 변환기(DTC)의 비선형 특성 및 디지털 조정 발진기(DCO)의위상잡음 모델링을 추가로 소개한다. 동작 모델을 사용하여 시스템 레벨의 설계를 마치면 시간-도메인 영역에서 과도 응답 시뮬레이션을 진행하여 설계 타당성을 확인할 수 있으며, 출력 신호 결과를 위상잡음 그래프로 나타내어 이를 이상적인 위상잡음 그래프와비교함으로써 동작과 성능에 대한 검증이 가능함을 나타내었다. 시간-도메인 영역에서 시뮬레이션 소요시간 비교를 위해 TSMC0.18-μm 공정을 사용한 아날로그 위상고정루프의 설계 결과와 비교하였으며, 6 us의 과도 응답 해석을 진행했을 때 1.43초로 트랜지스터 레벨의 아날로그 설계 방식(692초) 대비 484배 빠른 시뮬레이션 시간을 나타내었다.
Abstract
Verilog-HDL-based modeling can be performed to confirm the fast operation characteristics after setting thedesign parameters of each block considering the stability of the system by performing linear phase-domainmodeling on the phase-locked loop. This paper proposed Verilog-HDL modeling including DCO noise and DTCnonlinear characteristic. After completing the modeling, the time-domain transient simulation can be performed tocheck the feasibility and the functionality of the proposed PLL system, then the phase noise result from the systemdesign based on the functional model can be verified comparing with the ideal phase noise graph. As a result ofthe comparison of simulation time (6 us), the Verilog-HDL-based modeling method (1.43 second) showed 484 timesfaster than the analog transistor level design (692 second) implemented by TSMC 0.18-μm.
참고문헌 (7)
- J. Patra, "Behavioural Modelling and Simulation of PLL Based Integer N Frequency Synthesizer using Simulink", International Journal of Electronics and Communication Engineering, 5(3), pp.351~362 (2012)
- X. Mao, "Behavioral Modeling and Simulation of Jitter and Phase Noise in Fractional-N PLL Frequency Synthesizer", IEEE International Behavioral Modeling and Simulation Conference, pp.25~30 (2004)
- R. B. Staszewski, "Event-Driven Simulation and Modeling of Phase Noise of an RF Oscillator", IEEE Transactions on Circuits and Systems I, 52(4), pp.723~733 (2005)[DOI]
- T. Wen, "Phase Noise Simulation and Modeling of ADPLL by SystemVerilog", IEEE International Behavioral Modeling and simulation Workshop (2008)
- Marijan Jurgo, "Structure of All-Digital Frequency Synthesiser for IoT and IoV Applications", MDPI Electronics, 8(1), pp.1~16 (2018), MDPI AG[DOI]
- Volodymyr Kratyuk, "A Design Procedure for All-Digital Phase-Locked Loops Based on a Charge-Pump Phase-Locked-Loop Analogy", IEEE Transactions on Circuits and Systems II: Express Briefs, 54(3), pp.247~251 (2007), Institute of Electrical and Electronics Engineers (IEEE)[DOI]
- 김신웅, "IoT 어플리케이션을 위한분수분주형 디지털 위상고정루프 설계", 전기전자학회논문지, 23(3), pp.800~804 (2019), 한국전기전자학회[DOI]