TSV를 활용한 3차원 구조 마이크로프로세서에서의 L2 캐쉬 접근 시간 향상률 분석
L2 Cache Delay Analysis for 3D stacked Microprocessor Architecture using TSVs
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초록
공정기술의 발달로 인해 칩의 집적도가 크게 향상되어 마이크로프로세서는 하나의 칩에 두 개 이상의 코어를 집적하는 멀티코어 프로세서로 패러다임이 바뀌고 있지만, 2차원으로 설계된 멀티코어 프로세서는 내부 연결망의 지연시간 문제로 인해 성능 향상에 제약을 받고 있다. 내부 연결망 지연시간으로 인해 성능 향상의 제약을 받는 2차원 평면구조 멀티코어 프로세서의 문제점을 해결하기 위해 TSV를 이용한 3차원 적층구조가 주목받고 있다. 본 논문에서는 2차원 평면구조 마이크로프로세서에서 접근 시간이 가장 큰 내부요소 중 하나인 L2 캐쉬 메모리를 프로세서 코어 위에 수직으로 적층하고 TSV를 통해서 연결한 3차원 적층구조 설계를 이용하여 기존의 2차원 평면구조와의 L2 캐쉬 접근 시간 측면에서의 성능을 비교 및 분석하고자 한다. 실험결과, 3차원 적층구조는 2차원 평면구조 멀티코어 프로세서와 비교하여 최대 16%의 빠른 L2 캐쉬 접근시간을 보이고, IPC 또한 2차원 평면구조 멀티코어 프로세서와 비교하여 최대 1.6% 높음을 확인 할 수 있다.
Abstract
As the process technology improves, the number of transistors in a chip increases dramatically, leading to the microprocessor paradigm shift from single-core architecture to multi-core architecture. Unfortunately, the performance of the 2D multi-core processor is restricted by the increased interconnection delay in the chip. To reduce the interconnection delay in the 2D multi-core processor, 3D stacked architecture using TSV has been researched intensively. The 3D stacked architecture improves the performance of the microprocessor by stacking cores vertically and connecting cores and memories through TSV, resulting in the reduced interconnection delay. In addition, the 3D stacked architecture can reduce the chip size, resulting in the reduced chip cost. In this work, we analyze the access delay to the L2 cache for 2D planar and 3D stacked multi-core processors, because the L2 cache is one of the most important factors in determining the processor performance. According to our simulation results, the 3D stacked architecture improves the access delay to the L2 cache by up to 16% compared to the 2D planar architecture. Moreover, the 3D architecture improves the IPC up to 1.6% than the 2D architecture.
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