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논문KCI 등재

STTRAM을 이용한 L1 캐쉬 메모리 설계 및 성능, 에너지, 면적 측면 분석

STTRAM-based L1 Cache Memory Design and Analysis on Performance, Energy and Area

공준호
한국차세대컴퓨팅학회 (KINGComputing)|2015.08|한국차세대컴퓨팅학회 논문지 (The Journal of Korean Institute of Next Generation Computing)|제11권 제4호|pp. 57-68

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performance성능energy efficiency면적STTRAM프로세서L1 캐쉬. 에너지 효율성processorL1 cachearea
주제분류컴퓨터학

초록

공정 기술이 발전하면서 프로세서의 전력 밀도가 높아지면서 프로세서의 많은 부분이 가동되지 않는 상태에 놓이는 검은 실리콘 문제가 대두되었다. STTRAM (Spin Torque Transfer Random Access Memory)은 기존 SRAM에 비해 우수한 누수 전력 효율성 및 읽기 에너지 소모량으로 인해 이러한 문제를 해결할 새로운 온칩 메모리 소자로 주목받고 있다. 본 논문에서는 STTRAM만을 데이터 저장 공간으로 사용한 (SRAM-STTRAM 혼용이 아닌) L1 데이터 캐쉬와 명령어 캐쉬 메모리를 제안하고 이를 에너지, 성능, 면적 측면에서 평가한다. STTRAM을 L1 데이터 캐쉬 및 명령어 캐쉬에 모두 사용한 경우, 기존 SRAM으로 구성된 캐쉬 메모리 대비 최대 58% 정도의 에너지 소모를 절감할 수 있다. 또한, 빠른 읽기 성능 덕분에 STTRAM을 L1 명령어 캐쉬 메모리에 적용할 경우 약 3%의 성능 증가 효과도 가져온다. 면적 측면에서는 약 80% 정도의 면적을 SRAM 기반 캐쉬 메모리 대비 절감 가능하다.

Abstract

As process technology advances, the dark silicon problem, which means a large portion of the processor components remains in the idle or inactive state, has emerged due to increased power density in processors. STTRAM (Spin Torque Transfer Random Access Memory) is one of the promising memory device technologies in the dark silicon era, which enables much lower leakage power consumption and higher read energy efficiency compared to SRAM cells. In this paper, we propose STTRAM-only (i.e., not SRAM-STTRAM hybrid) L1 data and instruction cache architecture and evaluate them in terms of energy, performance and area. In the case where STTRAM cells are used for both L1 data and instruction cache, energy consumption in the L1 caches is reduced by up to 58%. In addition, thanks to faster read access latency, we can improve performance by 3% when STTRAM cells are used for constructing the L1 instruction cache. In terms of area, using STTRAM cells reduces L1 cache area by up to 80% compared to using the conventional SRAM cells in the L1 caches.

참고문헌 (19)

  1. J. Ahn, "DASCA: Dead Write Prediction Assisted STT-RAM Cache Architecture", 2014 IEEE 20th International Symposium on High Performance Computer Architecture (HPCA), pp.25~36 (2014)
  2. J. Ahn, "LASIC: Loop-Aware Sleepy Instruction Caches Based on STT-RAM Technology", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 22(5), pp.1197~1201 (2014)
  3. M.-T. Chang, "Technology comparison for large last-level caches (L3Cs): Low-leakage SRAM, low write-energy STT-RAM, and refresh-optimized eDRAM", Proceedings of HPCA 2013, pp.143~154 (2013)
  4. Y.-T. Chen, "Static and Dynamic Co-optimizations for Blocks Mapping in Hybrid Caches", Proceedings of the 2012 ACM, 2012, 237~242
  5. A. Jog, "Cache Revive: Architecting Volatile STT-RAM Caches for Enhanced Performance in CMPs", Proceedings of 2012 49th ACM, IEEE Design Automation Conference (DAC), pp.2012[DOI]
  6. Y. Li, "C1C: A Configurable, Compiler-guided STT-RAM L1 Cache", ACM Transactions on Architecture and Code Optimization, 10(4), pp.52:1~52:22 (2013)
  8. S. P. Park, "Future Cache Design Using STT MRAMs for Improved Energy Efficiency: Devices, Circuits and Architecture", Proceedings of 2012 49th ACM, IEEE Design Automation Conference (DAC), pp.2012[DOI]
  9. M-Sim: A Flexible, Multithreaded Architectural Simulation Environment, "J. J. Sharkey", Department of Computer Science, State University of New York at Binghamton, ~, pp.Technical Report CS-TR-05-DP01 (2005)
  10. C. Smullen, "Relaxing Non-volatility for Fast and Energy-efficient STT-RAM Caches", Proceedings of 2011 IEEE 17th International Symposium on High Performance Computer Architecture (HPCA), pp.50~61 (2011)
  11. Z. Sun, "Multi Retention Level STT-RAM Cache Designs with a Dynamic Refresh Scheme", Proceedings of the 44th Annual IEEE, 2011, 329~338
  12. Z. Wang, "Adaptive Placement and Migration Policy for an STT-RAM-based Hybrid Cache", 2014 IEEE 20th International Symposium on High Performance Computer Architecture (HPCA), pp.13~24 (2014)
  13. Jianxing Wang, "A coherent hybrid SRAM and STT-RAM L1 cache architecture for shared memory multicores", ASP-DAC 2014, pp.610~615 (2014)
  14. J. Yao, "An Energy-Efficient Scheme for STT-RAM L1 Cache", Proceedings of 2013 IEEE International Conference on Embedded and Ubiquitous Computing, pp.1345~1350 (2013)
  15. P. Zhou, "Energy Reduction for STT-RAM Using Early Write Termination", IEEE, 2009, 264~268
  16. "ARM Cortex-A15"[URL]
  17. 김재민, "Last Level Cache에서 캐시 실패율을 줄이기 위한 그룹 기반 교체 알고리즘", 한국차세대컴퓨팅학회 논문지, 6(5), pp.44~50 (2010), 한국차세대컴퓨팅학회
  18. 쟌 느앗-프엉, "Cache Conscious Parallel Pattern Matching for Aho-Corasick Algorithm on a GPU", 한국차세대컴퓨팅학회 논문지, 8(1), pp.64~75 (2012), 한국차세대컴퓨팅학회
  19. 최홍준, "GPU 코어에 할당된 CTA 수에 따른 GPGPU 구조의성능 및 전력 효율성 분석", 한국차세대컴퓨팅학회 논문지, 10(6), pp.46~58 (2014), 한국차세대컴퓨팅학회

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