AOTP를 적용한 GF(3m)상의 병렬승산기 설계에 관한 연구
A Study on the Parallel Multiplier over GF(3m) Using AOTP
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참고문헌
초록
본 논문에서는 다치 논리회로를 구현하는 방식 중 전압 모드 방식에서 neuron(ν)MOS Down-literal circuit(DLC)의 다중 문턱전압 성질을 이용하여 유한체 GF(3m)상에서 모든 항의 계수가 존재하는 기약 다항식에 대한 승산 알고리즘(AOTP)을 적용한 병렬 입-출력 모듈 구조의 승산기의 회로를 제안하였다. 3치 입력 신호가 인가되는 승산기는 뉴런모스 DLC를 이용하여 모듈화되고, 모듈에서 변환된 3치 입력 신호를 Pass 게이트를 통해서 선택하는 방식으로 승산 및 가산 게이트를 구현하였다. 설계된 승산기의 회로들은 +3V의 단일 공급 전원에서 0.35㎛ N-well double-poly four-metal CMOS 공정의 모델 파라미터를 사용하여 모의실험이 수행되었다. 모의실험 결과를 통하여 승산기는 샘플링 레이트가 3㎒, 소비전력은 4㎼, 출력은 ±0.1V이내의 전압레벨을 유지하는 것을 알 수 있다.
Abstract
In this paper, a parallel Input/Output modulo multiplier, which is applied to AOTP(All One or Two Polynomials) multiplicative algorithm over GF(3m), has been proposed using neuron-MOS Down-literal circuit on voltage mode. The three-valued input of the proposed multiplier is modulated by using neuron-MOS Down-literal circuit and the multiplication and Addition gates are implemented by the selecting of the three-valued input signals transformed by the module. The proposed circuits are simulated with the electrical parameter of a standard 0.35㎛ CMOS N-well doubly-poly four-metal technology and a single +3V supply voltage. In the simulation result, the multiplier shows 4 uW power consumption and 3 MHzsampling rate and maintains output voltage level in ±0.1V.
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