전류모드 CMOS에 의한 다치 가산기 및 승산기의 구현
Implementation of Multiple-Valued Adder and Multiplier Using Current-Mode CMOS
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초록
본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 GF(3 2)의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 GF(4 2)의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동작특성을 보였다. 다치 가산기 및 승산기들은 1.5μm CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 15 ㎂로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.
Abstract
In this paper, the multiple-valued adders and multipliers are implemented by current-mode CMOS. First, we implement the 3-valued T-gate and the 4-valued T-gate using current-mode CMOS which have an effective availability of integrated circuit design. Second, we implement the circuits to be realized 2-variable 3-valued addition table and multiplication table over finite fields GF(3 2), and 2-variable 4-valued addition table and multiplication table over finite fields GF(4 2) with the multiple-valued T-gates. Finally, these operation circuits are simulated under 1.5μm CMOS standard technology, 15㎂ unit current, and 3.3V VDD voltage Spice. The simulation results have shown the satisfying current characteristics. The 3-valued adder and multiplier, and the 4-valued adder and multiplier implemented by current-mode CMOS is simple and regular for wire routing and possesses the property of modularity with cell array. Also, since it is expansible for the addition and multiplication of two polynomials in the finite fields with very large m, it is suitable for VLSI implementation.
참고문헌 (15)
- C. M Allen, "A Minimization Technique for Multiple-Valued Logic Systems", c-17(182184), pp.1968~
- Z. G. Vranesic, "A Many-Valued Algebra for Switching Systems", c-19, pp.964~971 (1970)
- K. C. Smith, "The Prospects for Multi-Valued Logic：A Technology and Applications View", c-30(619634), pp.1981~
- S. L. Hurst, "Multiple-Valued Logic-Its Status and Its Future", c-33(11601170), pp.1984~
- K. C. Smith, "Multiple-Valued Logic：a Tutorial and Application", pp.17-27 (1987)
- T. Hanyu, "Prospects of Multiple-Valued VLSI Processors", e76-c(3), pp.383~392 (1993)
- S. P. Onneweer, "IEEE Proc. of 16th International Symposium on Multiple-Valued Logic", pp.60~69 (1986)
- T. Yamakawa, "The Design and Fabrication of the Current Mode Fuzzy Logic Semicustom IC in Standard CMOS IC Technology IEEE Proc. of 15th International Symposium on Multiple-Valued Logic", pp.76~82 (1985)
- C. Moraga, "Evolutionary Methods in the Design of Quaternary Digital Circuits", pp.89~94, IEEE Proc. of 28th International Symposium on Multiple-Valued Logic
- B. Fraser, "IEEE Proc. of 28th International Symposium on Multiple-Valued Logic", pp.239~244, Multiple-Valued Logic Minimization Using Universal Literals and Cost Tables
- T. Ike, "IEEE Proc. of 32nd International Symposium on Multiple-Valued Logic", pp.270~275, IEEE Proc. of 32nd International Symposium on Multiple-Valued Logic
- T. Uemura, "Demonstration of a Novel Multiple-Valued T-Gate Using Multiple-Junction SurfaceTunnel Transistors and Its Application to Three-Valued Data Flip-Flop", pp.305~310, IEEE Proc. of 30th International Symposium on Multiple-Valued Logic
- T. Uemura, "A Three-Valued D-Flip-Flop and Shift Register Using Multiple-Junction Surface Tunnel Transistors", pp.89~93 (1998), IEEE Proc. of 31st International Symposium on Multiple-Valued Logic
- N. Weste, "Principles of CMOS VLSI Design：A Systems Perspective" (1993)
- Z. Zilic, "IEEE Proc. of 23rd International Symposium on Multiple-Valued Logic", pp.245~250 (1993)