Hybrid 8T SRAM의 면적 축소 및 성능 향상을 위한설계 방법에 관한 연구
A study on the Design Method for Area Reduction and Performance Improvement of Hybrid 8T SRAM
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초록
멀티코어 프로세서와 모바일 SoC에 대한 수요 증가로 마이크로프로세서를 구성하는 캐시(cache)에 대한 대용량ㆍ고성능 요구가증가함에 따라 기존 반도체 소자를 대체할 새로운 반도체 소자에 대한 관심이 높아지고 있다. 기존 반도체 소자보다 성능은 뛰어나지만 아직 공정이 성숙하지 못한 CNTFET으로 캐시를 구성하기 위해 데이터 저장부는 기존 MOSFET으로 구성하고 데이터 연결부는 CNTFET으로 구성한 hybrid 6T SRAM에 대한 다양한 연구가 수행되고 있다. 이러한 hybrid 6T SRAM의 읽기 안정성과 파워소모를 개선한 hybrid 8T SRAM 역시 함께 관심을 받으며 연구가 진행되고 있으나, hybrid 8T SRMA은 기존 hybrid 6T SRAM보다 많은 트랜지스터를 사용하고 추가 배선을 필요로 하기 때문에 제한된 마이크로프로세서 면적에 대용량의 캐시를 구현하는데어려움을 겪어 왔다. 이러한 문제를 해결하기 위해 본 논문에서는 기존 hybrid 8T SRAM의 면적을 줄일 수 있는 설계 방법에 대해논하고 설계 변경에 따른 성능 변화를 분석하고자 한다.
Abstract
Interest in novel semiconductor devices to replace conventional semiconductor devices is growing as high-capacityand high-performance demands for caches in microprocessors increase due to the rising requirement for multi-coreprocessors and mobile SoCs. In order to configure the cache with CNTFET, which has better performance thanexisting semiconductor devices, but CNTFET’s fabrication process is not yet fully matured, various studies hasfocused on hybrid 6T SRAM designs which employ MOSFETs in the data storage and CNTFETs in the data connection. Hybrid 8T SRAM, which improves the read stability and reduces the power consumption of hybrid 6T SRAM, hasalso attracted research interest, but hybrid 8T SRAM has faced difficulties in implementing large cache within thelimited microprocessor area because it uses more transistors and requires additional wiring compared to conventionalhybrid 6T SRAM. In order to resolve these issues, this paper discusses the design method that can reduce the areaof the existing hybrid 8T SRAM and evaluates the performance variations associated with the proposed designmodification