네트워크 환경에 적합한 AES 암호프로세서 구조 분석
Structure Analysis of AES Cryptoprocessor based on Network Environment
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참고문헌
초록
본 논문은 AES 암호프로세서의 성능분석모델을 제안하였다. 제안된 모델은 M/M/1 큐잉 모델을 기반으로 포아송 분포를 트래픽 입력으로 가정하였다. 모델을 이용한 성능분석결과 1kbyte 패킷입력에서 AES 암호화 10라운드를 1클록에 처리하게끔 설계된 파이프라인 구조가 10클록에 처리되는 비-파이프라인 구조에 비하여 4.0% 정도의 성능향상만을 확인하였다. FPGA상에서 AES 암호프로세서를 구현한 결과 파이프라인 구조는 비-파이프라인 구조와 비교하여 게이트 수는 3.5배 크게 소요되었으나 성능은 3.5%의 증가만을 나타내었다. 제안된 모델은 네트워크 컴퓨터에 사용될 AES 암호프로세서 설계 시, 최적의 가격대성능비를 갖는 구조를 제시할 수 있을 것으로 기대된다.
Abstract
This paper presents a performance analysis model based on an M/M/1 queue and Poisson distribution of input data traffic. The simulation on a pipelined AES system with processing rate of 10 rounds per clock shows 4.0% higher performance than a non-pipelined version consuming 10 clocks per transaction. Physical implementation of pipelined AES with FPGA takes 3.5 times bigger gate counts than the non-pipelined version whereas the pipelined version yields only 3.5% performance enhancement. The proposed analysis model can be used to optimize cost-performance of AES hardware designs.
참고문헌 (13)
- "The Complete Guide to Internet Security" (2000), AMACOM
- "A single-chip IPSec cryptographic processor", pp.133~138
- "Broadcom Co.,"
- "IPSec", SSL NITROX-XL NHB Acceleration Boards Product Brief,, ~
- "Packet- level traffic measurements from the SPRINT IP backbone", 17, pp.6~16
- "Design and implementation of a private and public key cryptoprocessor and its application to a security system", 50, pp.214~224
- "A study of the relative costs of network security protocols", freenix track, pp.41~48 (2002)
- "Web server performance modeling using an M", G, K* PS queue, feb.2003.[DOI]
- "System modeling, simulation and analysis using COVERS active objects", pp.220~227
- "모듈화된 라운드 키 생성회로를 갖는 AES 암호 프로세서의 설계", 12(5), pp.15~25 (2002)
- "National Institute of Standards and Technology"
- "AES Rijndael 블록 암호 알고리듬의 효율적인 하드웨어 구현", 12(2), pp.53~63 (2002)
- "Protocol boosters", 16(3), pp.437~444