AES Rijndael 블록 암호 알고리듬의 효율적인 하드웨어 구현
An Efficient Hardware Implementation of AES Rijndael Block Cipher Algorithm
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초록
본 논문은 차세대 블록 암호 표준으로 선정된 Rijndael(레인달) 암호 프로세서의 설계에 대해 기술한다. 단일 라운드 블록을 사용하여 라운드 변환을 반복 처리하는 구조를 채택하여 하드웨어 복잡도를 최소화하였다. 또한, 라운드 블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부와 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암ㆍ복호 처리율이 향상되도록 하였다. 라운드 블록은 32비트의 데이터 패스로 설계되었으며, 따라서 서브 파이프라인 단계는 4클록으로 수행된다. 라운드 블록의 복잡도에 가장 큰 영향을 미치는 S-box는 일반적인 룩-업 테이블 구현방식 대신에 유한체 GF(2^8 `)`
Abstract
This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF(2^8 `)`