링 오실레이터와 기계학습 기법을 이용한 칩 내부 금속배선의 저항 및 정전용량 추정
Resistance and Capacitance Estimation of On-chip Metal Layers via Ring Oscillators and Machine Learning Techniques
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초록
반도체 공정에서 발생하는 재료들의 선폭, 간격, 높이 변화는 트랜지스터뿐만 아니라 금속 배선의 특성에도 큰 영향을 미친다. 이러한 공정 변동은 피할 수 없으며, 이는 반도체 회로의 성능 저하와 수율 감소로 이어질 수 있다. 따라서 칩 내부 금속 배선의 특성을 정확하게 추정하는 것은 집적회로의 신뢰성과 효율성을 보장하는 데 필수적이다. 본 연구에서는 칩 내부에 탑재 가능한 다양한길이의 금속 배선을 갖는 링 오실레이터를 설계하고, 이를 활용하여 금속 배선의 저항 및 정전용량을 예측하는 방법을 제안한다. 실제 공정 변동을 반영한 몬테카를로 시뮬레이션 데이터를 수집하고, 이를 기계학습 기법으로 분석하였다. 실험 결과, 단 3개의 링 오실레이터만 사용하더라도 저항과 정전용량을 각각 3.8%, 2.1% 이하의 오차로 추정할 수 있음을 확인하였다. 이는 제안한 방법이정확하면서도 면적 효율적임을 의미한다.
Abstract
Variations in the width, spacing, and height of materials introduced during semiconductor fabrication significantlyaffect not only the characteristics of transistors but also those of metal interconnects. These process variations areinevitable and can lead to serious performance degradation and reduced manufacturing yield in semiconductorcircuits. Therefore, accurately estimating the properties of on-chip metal interconnects is essential for ensuringthe reliability and efficiency of integrated circuits. In this study, we propose a method for predicting the resistanceand capacitance of metal interconnects by designing and implementing ring oscillators with various interconnectlengths that can be integrated into the chip. The data collected through SPICE-based Monte Carlo simulations,which reflect realistic process variations, are analyzed using advanced machine learning techniques. Experimentalresults demonstrate that resistance and capacitance can be estimated with errors of less than 3.8% and 2.1%,respectively, using only three carefully selected ring oscillators, suggesting that our approach is both accurate andarea-efficient.