계층적 설계 회로의 실시간 시각적 디버깅 방안연구
A Study on the Real-Time Visual Debugging of Hierarchically Designed Logic Circuits
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5G 무선통신, 초고속 인터넷과 같은 정보통신망과 스마트 폰을 비롯한 다양한 개인 휴대용 단말기 등의급속한 발전과 보급으로 인해 사회 전반에 걸쳐 다양한 변화가 일어나고 있으며, 교육 분야의 경우 대표적인오프라인 교육 방식의 실험 실습 교과목에서도 온라인상의 가상 실험 실습 등을 통한 교육이 시도되고 있다. 이러한 온라인 교육에서 교육적 효과를 높이기 위해서는 다양한 컨텐츠 개발과 더불어 가상 실험 실습 과정의 시각적 결과 확인 방법이 반드시 필요하다. 본 논문에서는 계층적 디지털 논리회로 설계시 원하는 계층의회로 동작을 실시간으로 시각을 통해 확인할 수 있는 회로 시뮬레이터 구현에 관해 기술하였다. 개발된 회로시뮬레이터는 객체기반 프로그래밍 기법과 이벤트 전파 방식을 이용해 각 계층의 논리회로 소자들을 실시간으로 동작시키고 그 결과를 화면에 표시토록 함으로써 회로 동작을 시각적으로 확인 가능하도록 설계되었으며, 다양한 계층적 설계 회로의 적용을 통해 그 유용성을 검증하였다.
Abstract
Rapid changes have been taking place throughout society due to the development and deployment of various personal mobile portable terminals and communication networks such as 5G wireless communication and high-speed Internet. In the case of education field, learning through online virtual experiment is also being attempted in experimental subjects, which were representative offline education subjects. In order to increase the educational effect in such online education, it is essential to develop various contents and check visually the results of virtual experiments. This paper describes the implementation of a circuit simulator that enables real time visual confirmation of the circuit operation of the desired layer when designing a hierarchical digital logic circuit. The developed simulator was designed to visually confirm the operation of the circuit by operating circuit elements of each layer in real time using object-oriented and event-driven programming techniques and displaying the results on the screen, and its usefulness was verified by applying various hierarchical design circuits.
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