FPGA 컴파일 회피에 의한 효과적인 시뮬레이션 가속
Efficient Simulation Acceleration by FPGA Compilation Avoidance
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초록
본 논문에서는 FPGA 기반의 시뮬레이션가속을 통한 함수적 검증에서 매 설계오류의 수정 과정에서 필수적으로 진행되어야 하였던 긴 FPGA 컴파일 시간에 의한 오랜 디버깅턴어라운드시간을 단축할 수 있는 FPGA 컴파일 회피를 통한 효과적인 시뮬레이션가속 방법을 제시하였다. 마이크로컨트롤러 설계의 함수적 검증에 제안된 방법을 적용한 결과, 본 논문에서 제안된 방법이 시뮬레이션가속의 높은 시뮬레이션 수행 속도를 유지하는 동시에 디버깅턴어라운드시간도 크게 단축할 수 있음을 확인할 수 있었다.
Abstract
In this paper, we proposed an efficient FPGA-based simulation acceleration method based on FPGA compilation avoidance, which can effectively decrease the long debugging turnaround time incurred from the every debugging process in the functional verification. The proposed method had been experimentally applied to the functional verification for a microcontroller design. It had clearly shown that the debugging turnaround time was greatly reduced while the high simulation speed of the simulation acceleration was still maintained.
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