전력절감용 재구성 연산증폭기를 사용한4차 델타-시그마 변조기 설계
Design of 4th Order ΣΔ modulator employing a low power reconfigurable operational amplifier
0
조회
0
다운로드
0
인용
0
참고문헌
키워드
초록
제안하는 4차 델타-시그마 변조기는 1개의 연산증폭기를 시분할 기법을 이용하여 4차 델타시그마 변조기를 구현한구조를 이용하여 설계하였다. KT/C 잡음의 영향을 줄이기 위하여 첫 번째와 두 번째로 재사용하는 적분기의 적분 커패시터 사이즈를 크게 설계하였으며, 세 번째와 네 번째로 재사용하는 적분기의 적분 커패시터 사이즈는 작게 설계하였다. 다른 커패시터 용량을 한 개의 연산증폭기가 로드하기 때문에 안정도 문제를 해결하기 위하여 연산증폭기 단을 가변 하는 방법을 이용하였다. 전력을 절감하기 위하여, 1단으로 연산증폭기가 동작할 때 사용되고 있지 않는 2단을 구성하고있는 CS증폭기와, 그 출력단에 붙어있는 연속모드 공통모드피드백회로 의 전류원을 차단하는 방법을 이용함으로써, 아이디어 적용전과 비교하였을 때, 15%의 전력 절감 효과를 얻었다. 제안한 변조기는 TSMC 0.18um CMOS N-well 1poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 305.55uW의 전력을 소모하였다. 256kHz의 샘플링주파수, OSR 128, 1.024MHz의 클럭주파수, 250Hz 의 입력 싸인 파형을 공급하였을 때, 최대 SNDR은 66.3dB, 유효비트수는 10.6bits, DR은 83dB로 측정되었다. Fom(Walden)은 98.4pJ/step, Fom(Schreier)는 142.8dB 로 측정되었다.
Abstract
The proposed modulator is designed by utilizing a conventional structure employing time division technique to realizethe 4th order delta-sigma modulator using one op-amp. In order to reduce the influence of KT/C noise, the capacitancein the first and second integrators reused was chosen to be 20pF and capacitance of third and fourth integrators wasdesigned to be 1pF. The stage variable technique in the low power reconfigurable op-amp was used to solve the stabilityissue due to different capacitance loads for the reduction of KT/C noise. This technique enabled the proposed modulatorto reduce the power consumption of 15% with respect to the conventional one. The proposed modulator was fabricatedwith 0.18um CMOS N-well 1 poly 6 metal process and consumes 305uW at supply voltage of 1.8V. The measurementresults demonstrated that SNDR, ENOB, DR, FoM(Walden), and FoM(Schreier) were 66.3 dB, 10.6 bits, 83 dB, 98 pJ/step,and 142.8 dB at the sampling frequency of 256kHz, oversampling ratio of 128, clock frequency of 1.024 MHz, and inputfrequency of 250 Hz, respectively.
참고문헌 (4)
- Julian Garcia, "A Low-Power CT Incremental 3rd Order <formula formulatype="inline"> <tex Notation="TeX">$\Sigma\Delta$<", tex><, IEEE Transactions on Circuits and Systems I: Regular Papers, pp.2013, 60(1)[DOI]
- 성재현, "재구성가능 연산증폭기를 사용한 저전력 4차 델타-시그마 변조기 설계", 전자공학회논문지, 54(5), pp.24~32 (2017), 대한전자공학회
- Jeong H. Choi, "Design of an Inverter-based 3rd Order ΔΣ CMOS Modulator using a 1.5 bit Comparator and Analog Adder", JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, 18(1), pp.49~56 (2018), 대한전자공학회
- S.Richards, "Understanding Delta Sigma data converters" (2005), Wiley Interscience