3차원 적층 구조 저항변화 메모리 어레이를 활용한CNN 가속기 아키텍처
CNN Accelerator Architecture using 3D-stacked RRAM Array
1
조회
0
다운로드
0
인용
0
참고문헌
키워드
초록
본 논문은 낮은 구동 전류 특성과 3차원 적층 구조로 확장시킬 수 있는 장점을 가진 3차원 적층형 이중 팁 RRAM을 CNN 가속기 아키텍처에 접목하는 연구를 수행한 논문이다. 3차원 적층형 이중 팁을 적층 형태의 병렬연결로 시냅스 어레이에 사용하여 멀티-레벨을 구현하였다. 이를 Network-on-chip 형태의 가속기 내에 DAC, ADC, 버퍼 및 레지스터, shift & add 회로 등 다양한 하드웨어 블록들과 함께 구성하여 CNN 가속기에 대한 시뮬레이션을 수행하였다. 시냅스 가중치와 활성화 함수의 양자화는 16-bit으로 가정하였다. 해당 가속기 아키텍처를 위한 병렬 파이프라인을 통해 CNN 연산을 시뮬레이션한 결과, 연산효율은 약 370GOPs/W를 달성하였으며, 양자화에 의한 정확도 열화는 3 % 이내가 되는 결과를 나타냈다.
Abstract
This paper presents a study on the integration of 3D-stacked dual-tip RRAM with a CNN acceleratorarchitecture, leveraging its low drive current characteristics and scalability in a 3D stacked configuration. Thedual-tip structure is utilized in a parallel connection format in a synaptic array to implement multi-levelcapabilities. It is configured within a Network-on-chip style accelerator along with various hardware blocks suchas DAC, ADC, buffers, registers, and shift & add circuits, and simulations were performed for the CNN accelerator. The quantization of synaptic weights and activation functions was assumed to be 16-bit. Simulation results of CNNoperations through a parallel pipeline for this accelerator architecture achieved an operational efficiency ofapproximately 370 GOPs/W, with accuracy degradation due to quantization kept within 3%.
참고문헌 (5)
- Rehman, Muhammad Muqeet, "qDecade of 2D-materials-based RRAM devices: a review", Science and technology of advanced materials, 21(1), pp.147~186 (2020)[DOI]
- Lee, Won Joo, "Three-Dimensional Resistive Random-Access Memory Based on Stacked Double-Tip Silicon Nanowires for Neuromorphic Systems", ACS Applied Electronic Materials, 6(4), pp.2232~2241 (2024)[DOI]
- Shafiee, Ali, "ISAAC: A convolutional neural network accelerator with in-situ analog arithmetic in crossbars", ACM SIGARCH Computer Architecture News, 44(3), pp.14~26 (2016)[DOI]
- L. Kull, "A 3.1 mW 8b 1.2 GS", s Single-Channel Asynchronous SAR ADC with Alternate Comparators for Enhanced Speed in 32 nm Digital SOI CMOS, 2013, pp.44(12), 3049~3058
- Y. Chen, "DaDianNao : A Machine-Learning Supercomputer", Proceedings of 47th Annual IEEE, 2014, 609~622