FPGA기반 원전용 제어기 코드커버리지 개선
Improving Code Coverage for the FPGA Based Nuclear Power Plant Controller
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초록
기존의 Verilog테스트벤치로 원전용 안정등급 제어기기와 같이 복잡하고 높은 신뢰도를 요구하는 모듈의 테스트는 수작업으로만 수행된 결과를 가지고 RTL단계의 검증을 마무리하기에는 현실적으로 많은 시간과 노력이 필요하다. UVM은 기존의 테스트벤치의 한계점을 보완하는 계층적 테스트벤치의 구조를 갖고 있어 DUT의 검증을 위한 테스트개선에 대해 테스트벤치의 수정을 간편하게 할 수 있다. 비록 구축과정이 다소 복잡하긴 하지만 테스트벤치의 컴포넌트들인 driver나 sequence 등을 사용함으로 constraint random test를 가능하게 하여 test vector작성을 편리하게 한다. 본 논문에서는 기존의 테스트벤치와 계층적 테스트벤치인 UVM테스트벤치를 사용하여 실제 시뮬레이션 하고 커버리지를 분석하여 코드커버리지를 간편하게 향상 할 수 있음을 보였다.
Abstract
It takes a lot of time and needs the workloads to verify the RTL code used in complex system like a nuclear control system which is required high level reliability using simple testbench. UVM has a layered testbench architecture and it is easy to modify the testbench to improve the code coverage. A test vector can be easily constructed in the UVM, since a constrained random test vector can be used even though the construction of testbench using UVM. We showed that the UVM testbench is easier than the verilog testbench for the analysis and improvement of code coverage.
참고문헌 (9)
- Jong Gyun Choi, "Development of RPS Trip Logic based on PLDTechnology", Journal of KNS, 44(6), pp.697~699 (2011)
- International Electrotechnical Commission, "IEC 62566-2012 Nuclear power plants – Instrumentation and control important to safety – Development of HDL-programmed integrated circuits for systems performing category A functions", ~ (2012)
- Kyuhong Kim, "Integrated Verification Method" (2003), Cadence Korea
- Andreas Meyer, "Principles of Functional Verification" (2003), Nownos
- Lionel Bening, "Principles of Verifiable RTLDesign Second Edition - A Functional Coding Style SupportingVerification Processes in Verilog" (2001), Kluwer Academic Publishers
- Christian B. Spear, "SystemVerilog for Verification: A Guide to Learning the Testbench Language Features" (2006), Springer
- 오영진, "계층화된 테스트벤치를 이용한 검증 환경 구현", 신호처리.시스템학회 논문지, 12(2), pp.145~149 (2011), 한국신호처리시스템학회
- Ill-ho Bae, "Implementation of Verification Methodology for A FPGA based Conrol System", pp.2012
- Mark Glasser, "UVM: The Next Gerneration in Verification Methodology, Methodology Architect", ~ (2011)