IIR 디지털 필터의 고속 저진력 VLSI 구현

IIR 필터는 FIR 필터보다 훨씬 낮은 차수의 전달함수로 주어진 주파수 스펙트럼을 만족시킨다. 그러나 IIR 필터는디지털 시스템으로 구현시 유한한 워드 길이로인한 FWL (Finite Word Length) 효과 즉, 필터 계수의 양자화 및roundoff noise, limit cycle oscillation 등의 영향을 크게 받는다. 따라서 이러한 FWL 효과의 영향을 적게 받는 WDF (Wave Digital Filter) 등과 같은 low sensitivity 필터 구조의 연구는 VLSI 구현에 대단히 중요하다. FWL 효과 뿐만아니라 속도, 면적, 전력소모 등도 하드웨어 구현시 특히 고려해야 할 사항들이며 pipeline된 필터 구조를 사용하므로써이러한 요소들을 효율적으로 조절할 수 있다. Pipeline은 적절한 위치에 register를 삽입하여 critical path를 단축시키는 기술인데 이렇게 함으로써 clock rate 및sample rate를 높일 수 있다. 전력소모의 감소가 중요한 응용 분야에서는 pipeline을 이용하여 공급전압을 낮춤으로써저전력 VLSI 구현을 할 수 있다. FIR 필터에서는 임의의 레벨로 쉽게 pipeline 할 수 있지만 IIR 필터에서는 feedback loop 때문에 pipeline 이 용이하지 않다. 본 논문에서는 look-ahead 변환 및 constrained필터 디자인 방법을 이용한 IIR필터의 pipeline방법을 제시한다. 또한, 넓은 통과대역 및 좁은 천이대역을 갖는 필터에 효율적인 WDF의 pipeline방법을 제시한다. 이 방법에 의해pipeline된 WDF는 전형적인 WDF보다 훨씬 적은 위드길이를 이용하여 구현가능하며 약 45%정도의 하드웨어를 감소시킬 수 있음을 보인다.