작은 크기의 Warp 스케쥴러 기반 SIMT구조 고성능모바일 GPGPU 설계
Design of a High-Performance Mobile GPGPU with SIMT Architecture based on a Small-size Warp Scheduler
3
조회
0
다운로드
1
인용
0
참고문헌
키워드
초록
본 논문은 SIMT구조의 GPGPU에서 적은 core수로 고성능을 달성하기 위한 구조를 제안하고 설계하였다. 모바일기기에적용하기 위한 GPGPU는 소모전력대비 성능을 높이기 위한 구조가 필수적이다. 소모전력을 줄이기 위해서 core수가 줄어든대신 성능을 높이기 위해 thread를 관리하기 위한 warp scheduler의 size를 4로 하여 일반적인 GPGPU의 32 보다 크게 줄였다. Warp size를 적게 되면 pipeline의 idle cycle수를 줄일 수 있고 cache 메모리 접근시 miss penalty를 줄이기 위한memory latency 적용이 효율적이다. 설계된 GPGPU는 부동소수점 연산을 포함하는 테스트 프로그램으로 연산 성능을 측정하고 28nm CMOS공정으로 소비전력을 측정하여 전력당 성능지수로 104.5GFlops/Watt를 얻었다. 본 논문의 결과는 Nvidia의 Tegra K1과 비교하였을 때 약 4배 우수한 전력당 성능지수를 보였다.
Abstract
This paper proposed and designed a structure to achieve high performance with a small number of cores in GPGPU with SIMTstructure. GPGPU for application to mobile devices requires a structure to increase performance compared to power consumption. Inorder to reduce power consumption, the number of cores decreased, but to improve performance, the size of the warp scheduler formanaging threads was set to 4, which was greatly reduced than 32 of general GPGPU. Reducing warp size can reduce the number ofidle cycles in pipelines and efficiently apply memory latency to reduce miss penalty when accessing cache memory. The designedGPGPU measured computational performance using a test program that includes floating point operations and measured powerconsumption through a 28nm CMOS process to obtain 104.5GFlops/Watt as a performance per power. The results of this paper showedabout four times better performance per power compared to Tegra K1 of Nvidia
참고문헌 (7)
- Ahmad Lashgar, "Investigating Warp Size Impact in GPUs" (2012)
- Gaurav Mitra, "Experiences Using Tegra K1and X1 for Highly Energy Efficient Computing", GTC 2016 (2016)
- 이관호, "슈퍼스칼라 구조를 갖지 않는 고성능 Stream Processor 설계", 전기전자학회논문지, 21(1), pp.77~80 (2017), 한국전기전자학회[DOI]
- 이관호, "병렬 알고리즘의 가속화를 위한 GP-GPU의 Thread할당 기법", 전기전자학회논문지, 21(1), pp.92~95 (2017), 한국전기전자학회[DOI]
- Wilson W. L. Fun, "DynamicWarp Formation and Scheduling for Efficient GPU Control Flow", 40th Annual IEEE, 2007, 407~420
- 이광엽, "Memory Latency Penalty를 개선한 SIMT 기반 Stream Processor의 Memory Operation System Architecture 설계", 전기전자학회논문지, 18(3), pp.392~397 (2014), 한국전기전자학회[DOI]
- M. Garland, "Parallel computing experiences with CUDA", IEEE Micro, 28(4), pp.13~27 (2008)[DOI]